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Ein Wearable scheitert selten an einer einzelnen Designentscheidung. Es scheitert, wenn Energiebudget, Bauform, Funkprotokoll, Firmware-Architektur und Zertifizierungspfad nicht von Anfang an als zusammenhängendes System behandelt werden. Dieser Artikel beschreibt die technischen Entscheidungspunkte, an denen Projekte typischerweise ins Stocken geraten – mit konkreten Abwägungen, Fehlermodi und Konsequenzen für Entwicklungszeit und Kosten.

Energieeffizienz: Wo das Budget wirklich verbraucht wird

Ein typischer Wearable-Akku liegt zwischen 50 mAh (Ohrhörer) und 300 mAh (Smartwatch). Das Energiebudget bestimmt, welche Kombination aus Sensorik, Funk und Prozessorleistung überhaupt realisierbar ist – nicht umgekehrt.

Der größte Fehler in dieser Phase: Stromverbrauchswerte aus Datenblättern werden addiert, ohne Betriebszyklen zu modellieren. Ein BLE-Modul mit 7 mA im TX-Betrieb bei 1 % Duty Cycle kostet im Mittel 70 µA – aber nur, wenn Connection Interval, Payload-Größe und Slave Latency korrekt konfiguriert sind. Falsch parametrierte BLE-Verbindungen halten den Radio-Stack länger aktiv als nötig und verdoppeln den Funkverbrauch im Dauerbetrieb.

Low-Power-Mikrocontroller wie der Nordic nRF52840 oder der STM32L4 erreichen im Deep-Sleep unter 2 µA. Dieser Wert ist nur relevant, wenn die gesamte Peripherie – ADCs, I²C-Treiber, LDOs – ebenfalls abgeschaltet wird. Ein aktiver LDO mit 50 µA Quiescent Current dominiert das Schlafstrombudget und macht den MCU-Schlafmodus wirkungslos.

Interruptgesteuerte Architekturen reduzieren die aktive Zeit der MCU messbar. Polling-basierte Sensorabfragen bei 100 Hz halten den Prozessor unnötig im Active Mode. Derselbe Sensor über DMA mit Interrupt bei Schwellwertüberschreitung kann die aktive MCU-Zeit um den Faktor 10–50 reduzieren – abhängig von Signalcharakteristik und Schwellwertlogik.

Wer das Energiemodell nicht vor dem Schaltungsdesign erstellt, riskiert, in der Validierungsphase festzustellen, dass die Ziellaufzeit strukturell nicht erreichbar ist. Ein Redesign der Stromversorgungsarchitektur nach dem ersten Prototyp kostet 4–8 Wochen Entwicklungszeit.

PCB-Miniaturisierung: Wo Kompaktheit zur Systemfrage wird

Miniaturisierung ist keine Layout-Aufgabe. Sie ist eine Systementscheidung, die Komponentenauswahl, Fertigungsverfahren, thermisches Verhalten und Zertifizierungsaufwand gleichzeitig beeinflusst.

Chip-Scale-Packages (CSP) und 0201-Bauteile ermöglichen hohe Packungsdichte, erhöhen aber die Anforderungen an Lotpastenauftrag und Reflow-Profil. Bei Stencil-Dicken unter 100 µm steigt die Ausschussrate in der Fertigung messbar. Wer DFM nicht in der Layoutphase einbezieht, bezahlt das mit höheren NRE-Kosten beim Fertigungsanlauf oder mit Qualitätsproblemen in der Serie.

Starrflexible Leiterplatten lösen geometrische Probleme in körperkonformen Designs, erzeugen aber neue: Die Biegezonenregeln schränken Bauteilplatzierung und Via-Positionen ein. Fehlpositionierte Vias in der Flexzone führen zu Ermüdungsrissen nach 10.000–50.000 Biegezyklen – ein Fehlermodus, der im Laborprototyp nicht sichtbar ist, aber im Feldeinsatz auftritt.

Thermisches Management auf kleinen Flächen erfordert explizite Planung. Ein BLE-SoC mit 10 mW Verlustleistung auf einer 15 × 15 mm Platine ohne Kupferfläche zur Wärmeverteilung erreicht Sperrschichttemperaturen, die die Lebensdauer des Bauteils verkürzen. Thermal-Vias und Kupferflächen müssen im Layout vorgesehen werden, bevor das Routing beginnt.

EMI zwischen Funkmodul und analoger Sensorschaltung ist bei hoher Packungsdichte kein theoretisches Problem. Ein schlecht abgeschirmtes BLE-Modul neben einem EKG-Frontend erzeugt Einstreuungen im Frequenzbereich 2,4 GHz, die über Leiterbahnkapazitäten in den Signalpfad koppeln und das SNR des Biosignals messbar verschlechtern.

Funkprotokoll-Auswahl: Entscheidung unter realen Constraints

Die Protokollwahl bestimmt Energieverbrauch, Antennendesign, Zertifizierungsaufwand und Infrastrukturabhängigkeit gleichzeitig. Eine nachträgliche Änderung des Funkprotokolls nach abgeschlossenem Hardwaredesign erzwingt in der Regel einen neuen Prototypenzyklus.

BLE 5.x ist für Wearables mit Smartphone-Konnektivität die technisch reife Wahl: Verbindungsaufbau unter 100 ms, TX-Verbrauch 5–10 mA, breite Chip-Verfügbarkeit, etablierter Zertifizierungspfad. Die Einschränkung: BLE ist für direkte Cloud-Anbindung ohne Gateway nicht geeignet. Wer ein industrielles Wearable ohne Smartphone-Infrastruktur betreibt, braucht NB-IoT oder LTE-M – mit entsprechend höherem Stromverbrauch (PSM-Modus: 1–5 µA, aktiver TX: 200–500 mA) und Modemkosten von $3–8 pro Einheit bei 10K.

LoRa eignet sich für sporadische Datenübertragung mit langen Intervallen (z. B. Positionsmeldungen alle 10 Minuten in industriellen Tracking-Anwendungen). Die Datenrate von 0,3–50 kbps schließt kontinuierliche Biosignal-Übertragung aus. Wer LoRa für Anwendungen mit hohem Datendurchsatz evaluiert, unterschätzt die Duty-Cycle-Beschränkungen im 868-MHz-Band (1 % in Europa).

Antennenintegration ist in Wearables systematisch schwieriger als in stationären Geräten. Der menschliche Körper dämpft 2,4-GHz-Signale um 20–40 dB, abhängig von Trageposition und Körperzusammensetzung. Eine Chip-Antenne, die auf dem Entwicklungsboard 5 dBm EIRP erreicht, liefert am Handgelenk unter realen Bedingungen unter 0 dBm. Antennentuning muss am Träger, nicht im Freifeld durchgeführt werden.

Vorzertifizierte Funkmodule (z. B. u-blox NINA, Murata Type 1YN) reduzieren den Zertifizierungsaufwand, kosten aber $2–5 mehr pro Einheit als diskrete SoC-Implementierungen. Bei 50K Einheiten ist das eine Entscheidung mit sechsstelliger Kostenrelevanz.

Firmware-Architektur: Entscheidungen mit Langzeitwirkung

Die Firmware-Architektur bestimmt, wie lange das Gerät im Feld wartbar bleibt und wie viel Aufwand jede Änderung nach dem Launch kostet.

FreeRTOS und Zephyr sind die dominanten RTOS-Optionen für ARM-basierte Wearables. Zephyr bietet ein integriertes Device-Tree-Modell und native BLE-Stack-Integration (NimBLE, BLE Controller), was die Portierung auf neue Hardware vereinfacht. FreeRTOS ist schlanker und auf Ressourcen unter 32 KB RAM lauffähig, erfordert aber mehr manuelle Integration für BLE-Stacks und OTA. Die Wahl hängt von verfügbarem Flash (Zephyr-Baseline: ~200 KB), Teamerfahrung und langfristiger Plattformstrategie ab.

OTA-Updates sind bei ausgelieferten Geräten nicht optional. Ein Wearable ohne OTA-Fähigkeit kann Sicherheitslücken oder Firmware-Fehler nach dem Launch nicht beheben. Die Implementierung von OTA erfordert ein Dual-Bank-Flash-Layout, eine kryptografische Signaturprüfung des Images und eine Rollback-Strategie bei fehlgeschlagenem Update. Wer OTA nachträglich integriert, muss das Flash-Layout ändern – was ein Firmware-Update über die alte Infrastruktur unmöglich macht und einen physischen Reflash-Prozess im Feld erzwingt.

Sensorverarbeitung, Kommunikationsstack und Energiemanagement müssen in getrennten Tasks mit definierten Prioritäten laufen. Ein monolithischer Hauptloop, der Sensorabfrage und BLE-Verarbeitung sequenziell ausführt, blockiert zeitkritische Ereignisse und führt zu unvorhersehbarem Verhalten bei hoher Systemlast. Dieser Fehler tritt häufig in frühen Prototypen auf und wird erst unter realen Betriebsbedingungen sichtbar.

Bei Geräten, die Gesundheitsdaten erfassen, ist Secure Boot Pflicht, nicht Option. Ein kompromittiertes Firmware-Image auf einem Medizin-Wearable ist ein regulatorisches und haftungsrechtliches Risiko. TrustZone-fähige MCUs (z. B. nRF9160, STM32L5) ermöglichen Hardware-isolierte Sicherheitszonen ohne externen Secure Element – relevant für Kostenkalkulation bei >10K Einheiten.

Zertifizierung: Risiken, die im Zeitplan unterschätzt werden

Zertifizierung ist kein abschließender Schritt. Sie ist ein Designconstraint, der von Anfang an die Bauteilauswahl, das PCB-Layout und die Firmware-Architektur beeinflusst.

CE mit RED-Richtlinie (für Geräte mit Funkmodulen) erfordert EMV-Tests, Funkleistungsmessungen und SAR-Messungen bei körpernahem Betrieb. Die Testdauer liegt bei 6–12 Wochen bei einem akkreditierten Labor, die Kosten bei €8.000–€20.000 abhängig von Protokollkomplexität und Nachtestrunden. Ein Design, das EMV-Anforderungen beim ersten Test nicht erfüllt, erzwingt PCB-Revision und Neutest – typisch +4–8 Wochen und €5.000–€10.000 zusätzlich.

SAR-Grenzwerte (2 W/kg über 10 g Gewebe in der EU) sind bei Wearables mit hoher Sendeleistung und körpernaher Antenne kritisch. Ein LTE-M-Modul mit 23 dBm TX-Power am Handgelenk überschreitet SAR-Grenzwerte ohne dedizierte Abschirmung oder Sendeleistungsreduktion. Wer SAR nicht in der Antennendesign-Phase modelliert, riskiert einen Fehlschlag im Zertifizierungstest.

Medizinische Wearables (MDR Klasse I–III) erfordern eine technische Dokumentation, ein Qualitätsmanagementsystem nach ISO 13485 und – ab Klasse IIa – die Einbindung einer Benannten Stelle. Die Gesamtdauer von der Designfreigabe bis zur CE-Kennzeichnung nach MDR liegt bei 12–24 Monaten für Klasse IIa. Teams, die diesen Pfad ohne regulatorische Erfahrung beginnen, unterschätzen den Dokumentationsaufwand systematisch.

FCC-Zulassung für den US-Markt läuft parallel zu CE, nicht sequenziell. Wer FCC erst nach CE-Abschluss beginnt, verliert 3–6 Monate Time-to-Market. Beide Prozesse können mit demselben Testlabor koordiniert werden, wenn das Design von Anfang an für beide Märkte ausgelegt ist.

Vorzertifizierte Module reduzieren den Zertifizierungsaufwand erheblich, übertragen aber nicht alle Anforderungen auf das Endprodukt. Das Gesamtgerät muss weiterhin auf EMV, SAR und – bei Medizinprodukten – auf klinische Sicherheit geprüft werden. Die Annahme, ein vorzertifiziertes Modul eliminiere den Zertifizierungsbedarf für das Endgerät, ist einer der häufigsten und kostspieligsten Fehler in der Wearable-Entwicklung.

Wie Oxeltech bei der Wearable-Entwicklung unterstützt

Oxeltech begleitet Wearable-Projekte von der Systemarchitektur bis zur Serienreife. Die Erfahrung aus über 20 abgeschlossenen Hardwareprodukten fließt direkt in Projektentscheidungen ein.

Das Leistungsspektrum umfasst die technischen Kernbereiche, die in diesem Artikel beschrieben werden:

• Energiemodellierung und stromoptimiertes Hardware-Design für definierte Laufzeitziele
• Miniaturisiertes PCB-Layout inklusive starrflexibler Designs mit DFM-Abstimmung ab der ersten Revision
• Funkintegration für BLE, NB-IoT, LTE-M, LoRa und Zigbee mit Antennentuning unter realen Tragedbedingungen
• Firmware-Entwicklung auf Basis von Zephyr und FreeRTOS für nRF, STM32, NXP und weitere ARM-Plattformen
• Zertifizierungsvorbereitung für CE, RED und FCC mit frühzeitiger Einbindung akkreditierter Prüflabore

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